基于FPGA的LCoS驅(qū)動和圖像處理系統(tǒng)設(shè)計 (2)
1．6 行場時序控制器模塊
內(nèi)設(shè)水平計數(shù)器hcnt和垂直計數(shù)器vcnt。由于顯示屏每個時鐘周期鎖存8個像素值，所以顯示1 024個像素值所需行周期為128個Tclk(行時鐘周期)。當(dāng)hcnt計數(shù)器值為HBP時表示行有效顯示區(qū)域開始，hcnt計數(shù)器值為HBP128時表示行有效顯示區(qū)域結(jié)束，hent計數(shù)器值為HSYN-Ccycle時，完成一行顯示，vcnt計數(shù)器加1。當(dāng)vcnt計數(shù)器值為VBP時，垂直有效顯示區(qū)域開始，當(dāng)vcnt計數(shù)器值為VBP768時，垂直有效顯示區(qū)域結(jié)束，當(dāng)vcnt計數(shù)器值為VSYNC cycle時，完成一幀圖像顯示。行場時序關(guān)系如圖3所示。
1．7 FFT模塊
FFTV 9．1 IP核采用Cooley-Tukey基-2 DIF算法，其FFT變換原始公式為：
因為采用了數(shù)據(jù)流模式，經(jīng)過變換的數(shù)據(jù)可以連續(xù)輸出，即輸出數(shù)據(jù)不會因為圖像數(shù)據(jù)的輸入而停止數(shù)據(jù)輸出，同時輸入數(shù)據(jù)也不會因為處理后的數(shù)據(jù)正在輸出而停止繼續(xù)輸入，保證了數(shù)據(jù)轉(zhuǎn)換和傳輸?shù)倪B續(xù)性，提高了數(shù)據(jù)處理的速度和效率。因為FFT通過異步FIFO向屏幕輸出數(shù)據(jù)，而FIFO的讀數(shù)據(jù)是寫數(shù)據(jù)的4倍速，假如讀時鐘和寫時鐘都為100 MHz，那么有可能會在某一行里出現(xiàn)FIFO被取空，而無法向屏幕輸出有效數(shù)據(jù)的情況。為保證FIFO向屏幕輸出圖像數(shù)據(jù)的連續(xù)性，就要充分利用VBP，VFP，HBP和HFP的時間，在每一行的開始，如果FIFO沒滿，那么啟動FFT進(jìn)行數(shù)據(jù)轉(zhuǎn)換。若圖像的分辨率為M×N并且在VBP期間FIFO已被寫滿，則FIFO，F(xiàn)FT核、行場周期以及圖像分辨率間關(guān)系的計算公式如下：
式中：Deepth是異步FIFO的數(shù)據(jù)深度，單位為B；THSYNC cycle是行周期；Tclk是異步FIFO，F(xiàn)FT核、行場時序控制器模塊的驅(qū)動時鐘周期。當(dāng)△>O時，系統(tǒng)會連續(xù)實時地處理圖像；當(dāng)△0。
2 實驗仿真結(jié)果和測量結(jié)果分析
圖4是采用Modelsim 6．5b進(jìn)行功能仿真的結(jié)果。利用QuartusⅡV9．1自帶的TimeQuest Timing Analyzer進(jìn)行時序約束后，在實驗板上的場信號測量結(jié)果如圖5所示，場掃描頻率已達(dá)到368 Hz，經(jīng)測量其他引腳輸出信號也均滿足時序要求。由于FPGA器件資源限制，對圖像做了256點FFT變換，經(jīng)實驗驗證，該設(shè)計能夠?qū)崿F(xiàn)圖像的實時處理，代碼達(dá)到了預(yù)期設(shè)計效果。
3 結(jié)語
采用Himax的LCoS屏HX7308BTJFA作為顯示器件，其尺寸為14．43mm×10．69mm，大小可跟1枚1元硬幣相比擬，很容易實現(xiàn)三維投影微顯示。因VerilogHDL有很強(qiáng)的可移植性，便于以后對代碼的升級和維護(hù)。FPGA內(nèi)部資源畢竟有限，文中敘述可知，若顯示分辨率較大的圖像，光靠內(nèi)部資源實現(xiàn)異步FIFO是不可能的，所以在此提出兩種方案：第一，換一片性能較高的芯片，滿足寫FIFO速率等于讀FIFO速率的要求，這樣就能達(dá)到讀／寫數(shù)據(jù)的動態(tài)平衡，保證了圖像的連續(xù)顯示；第二，采用外部存儲器SDRAM存儲源圖像和FFT處理后的數(shù)據(jù)，采用DDRII技術(shù)讀取數(shù)據(jù)，使讀／寫FIFO的速率匹配。受FPGA芯片資源限制，該設(shè)計采用分辨率為176×144的圖像進(jìn)行了系統(tǒng)功能驗證，尚未實現(xiàn)圖像濾波以及FFT逆變換，未來可將代碼移植在高端的FPGA芯片上繼續(xù)開發(fā)數(shù)據(jù)處理功能。
